Enligt rapporter är TSMC på väg att slutföra forskningen och utvecklingen av Panel Level Advanced Chip Packaging (PLP) och planerar att starta småskalig produktion runt 2027.
För att möta efterfrågan på mer kraftfulla artificiella intelligenschips kommer avancerad chipförpackning på panelnivå att använda fyrkantiga underlag som kan rymma fler halvledare istället för traditionella 300 mm cirkulära underlag.
Två källor avslöjade att den första generationen av TSMC: s nya förpackningsteknik kommer att använda 310 mm x 310 mm -underlag.Detta är mycket mindre än den 510 mm x 515 mm storleken som tidigare testats av chiptillverkare, men ger fortfarande mer ytarea än traditionella cirkulära skivor.
TSMC påskyndar sin utvecklingsframsteg.Källan sa att företaget bygger en pilotproduktionslinje i Taoyuan City, Taiwan, Kina, med målet att starta småskalig produktion runt 2027.
Världens största chipförpacknings- och testleverantör, Riyueguang, bekräftade tidigare att den bygger en panelnivå chipförpackningslinje med 600 mm × 600 mm -substrat.Men när den fick veta att TSMC: s startstorlek var relativt liten, beslutade den att bygga en annan provproduktionslinje i Kaohsiung med samma storlek som TSMC.
Chipförpackningar ansågs en gång ha lägre tekniska krav än chipproduktion.För konstgjorda intelligensberäkningschips har emellertid avancerade förpackningsmetoder som TSMC Cowos Chip -förpackningsteknik nu blivit lika viktiga som chiptillverkning.Detta beror på att avancerad förpackningsteknik kan integrera GPU: er, CPU: er och hög bandbreddminne (HBM) i en enda superdator, till exempel Nvidias Blackwell.Broadcom, Amazon, Google och AMD förlitar sig också på TSMC: s COWOS -teknik för att tillgodose deras chipförpackningsbehov.
